堆叠技术使IBM的新芯片能够更紧密地排列晶体管。图片来源：IBM

本报讯 美国IBM公司的工程师突破了技术瓶颈，使微芯片上可容纳的晶体管数量几乎翻了一番——在1平方厘米的空间里塞进近1000亿个晶体管。6月25日公布的这项突破，延续了已逐渐放缓的“摩尔定律”的发展趋势——自20世纪60年代以来，芯片上的晶体管数量每两年翻一番。但这项新技术也表明，工程师再也无法单纯依靠缩小晶体管尺寸提升性能。为实现密度飞跃，IBM的研究团队采用了晶体管堆叠工艺。

“我们首次实现了晶体管在垂直方向上的尺寸缩放。”IBM全球半导体研发副总裁、电气工程师卜惠明表示。美国西北大学的材料科学家James Rondinelli指出：“这是又一次重大突破，其他所有半导体公司都将采用这种芯片设计方法。” IBM并不制造芯片，而是进行技术授权。

IBM称，这款芯片实现了0.7纳米工艺节点，成为全球首款亚纳米级芯片。实际上，新芯片最小元器件线宽仍为14至20纳米，与当前行业工艺持平，但晶体管的设计使其能够更紧密地集成。

晶体管本质是一种电控开关：一层薄薄的半导体导电通道连接了两个金属电极，一端为源极，另一端为漏极；第三个电极是栅极，横跨导电通道，二者之间由极薄的绝缘层隔开。通过调节栅极电压，就能控制电流从源极流向漏极或停止流动。数十亿个晶体管连接在一块芯片上，构成了微处理器和存储芯片，从而为手机、人工智能（AI）数据中心等提供算力支撑。

制造芯片时，制造商首先在硅片上铺设一层所需的材料，并用一种名为光刻胶的感光材料覆盖整个表面。之后，通过将光刻图案投射到硅片上以描绘电路。最后，去除仅暴露于光下的光刻胶，底层材料便会被蚀刻掉，从而形成电路。

数十年来，芯片设计一直是二维的，栅极平铺在导电通道之上，所标注的工艺尺寸具备实际物理意义。美国布鲁克海文国家实验室的材料科学家Chang-Yong Nam解释说：“过去的工艺数字代表导电通道的物理长度。通道越短，性能越好。工程师则依靠波长越来越短的光刻光源，不断缩小晶体管。”

10年前，研究人员通过将通道像鲨鱼鳍一样竖立起来，使栅极能够从三个侧面接触通道，从而进入了第三维度。这种设计减少了关断状态时的电流泄漏，并且在更短的通道长度下与传统二维晶体管性能相当——这一点如今已由节点尺寸所体现。利用波长为13.5纳米的极紫外光（EUV）进行图案化，工程师得以实现每平方厘米200亿个晶体管的密度。

5年前，IBM的研究人员将类似鳍状的通道替换为3层厚度达15个原子层的硅“纳米片”，并将其堆叠在栅极内部。这种全环绕栅极架构大幅提升了通道电流与晶体管性能。基于该工艺的2纳米芯片已于去年在三星、台积电实现量产。

如今，IBM更进一步，将两层纳米片晶体管垂直堆叠，打造出“纳米堆叠”架构。工程师无法直接在第一层晶体管上沉积新材料，否则会损坏原有元件。相反，他们先将第二片晶圆与第一片晶圆黏合，再通过一套复杂工序对第二层进行蚀刻，该过程中还需多次更换承载芯片的基底。卜惠明称，整个策略之所以能够实现，是因为能够用一层极薄且高度均匀的绝缘层将两块晶圆黏合在一起。

IBM研究人员将上下两层晶体管精准错位排布，使它们更容易连接，还能降低70%功耗。“他们制造的是毫米级尺寸的晶圆，不能有超过1至2纳米的偏差。”Rondinelli说，“这令人非常惊讶。”

卜惠明判断该技术仍有上升空间。“我们可以堆叠更多晶体管层，但目前还有多项核心配套技术需要研发。例如，多层堆叠后，必须设计专门的散热通道以排出芯片内部的热量。”

为了继续提高晶体管的密度，芯片设计师还需要重新审视基础材料问题，Nam提出，器件必须在原子层面保持平整，而目前使用的光刻胶是大分子聚合物制成的，这将很难实现。寻找更优质的光刻胶是当前热门的研究方向。

归根结底，成本或将成为限制芯片晶体管集成规模的核心因素。据悉，目前2纳米技术的晶圆厂造价高达280亿美元。但当下AI产业爆发带动芯片市场需求旺盛，Nam表示，“AI算力需求规模巨大，足以支撑这套高成本制造方案落地商用”。（李木子）