步入数字经济时代，面对海量的多样化数据，如何突破算力瓶颈？提升算力与降低功耗之间的矛盾又当如何解决？在英特尔中国研究院院长宋继强看来，“未来异构计算和异构集成是解决这些问题的新抓手。”

7月29~31日，首届中国计算机学会芯片大会在南京举行。会上，宋继强围绕“突破算力瓶颈，满足多元计算需求”这一学术界和产业界普遍关注的话题，分享了他对如何激发算力潜能的看法。

宋继强在首届中国计算机学会芯片大会上发表演讲。   英特尔供图

市场研究机构IDC《2021-2022全球计算力指数评估报告》显示，计算力指数平均每提高1点，数字经济和国内生产总值将分别增长3.5‰和1.8‰。而面对目前的算力需求，传统的单一计算架构已达性能和功耗的瓶颈。

在宋继强看来，异构计算和异构集成是算力突破新抓手。异构计算就是用不同的架构处理不同类型的数据，真正做到“用好的工具解决好的问题”。异构集成又可以用更好的集成组合方式，把不同工艺下优化好的模块更好地集成到未来的解决方案当中，从而更加高效地处理复杂计算。

会议期间，在接受《中国科学报》等媒体采访时，宋继强对于他的观点给予了进一步解释。他告诉记者，建立完整的异构计算体系需要软硬件结合，在硬件上，需要“全面发展”，有不同的架构积累，在软件上，也需要有一套方便且好用的软件，只需上层应用者指定功能需求，下层就可以随着异构变化。

具体到英特尔自身的异构计算布局，表现为“XPU+oneAPI”，既有全面的硬件架构布局，覆盖从终端到边缘再到服务器，在CPU、GPU、IPU、FPGA、AI加速器等领域，都有代表性的成熟产品，又有oneAPI这一开放统一的跨架构编程模型，让现有的和未来将出现的新硬件都能很好地发挥能力。

据宋继强透露，oneAPI目前也在全球广泛开展各项合作，去年还和中国科学院计算技术研究所联合建立了中国首个oneAPI卓越中心。

而实现异构计算常常需要将不同制程节点的芯片封装在同一个大封装里，这时就需要应用异构集成，也就是先进封装技术来满足尺寸、成本、带宽等方面的要求。宋继强介绍，英特尔在异构集成上主要有两项技术，2.5D封装技术EMIB能把在平面上集成的芯片很好地连接起来，3D封装技术Foveros则可以通过把不同尺寸的芯片在垂直层面上封装，进一步降低封装凸点的间距，提高封装集成的密度。

据介绍，目前，英特尔迄今为止最复杂的高性能计算SoC Ponte Vecchio就运用了英特尔在异构计算和异构集成上的新技术，集成了来自5个不同制程节点的47种不同晶片。而下一代旗舰级数据中心GPU代号Rialto Bridge将进一步大幅提高计算密度、性能和效率，同时通过oneAPI提供软件一致性。

此外，为了突破算力瓶颈，在异构计算与异构集成技术之外，还需要继续推进摩尔定律，打造功耗更低、性能更强的半导体。宋继强介绍，英特尔的制程工艺革新主要包括以下三大技术：在工具上，英特尔将自Intel 4开始使用下一代基于高数值孔径的极紫外光刻（EUV）技术，降低整个制程工艺的复杂度，提高良率；在晶体管结构上，Intel 20A将使用全新的RibbonFET结构，进一步降低平面上晶体管所占面积，同时可以有更快的驱动速度，也增加驱动电流的强度；在供电层面，Intel 20A同样将启用全新的PowerVia技术，实现底部给所有上层功能逻辑部件供电，把供电层和逻辑层完全分开，从而可以更有效地使用金属层，大幅减少绕线和能量消耗。

在路线图方面，英特尔计划在四年内推进五个制程节点：Intel 7已经开始批量出货；Intel 4将于今年下半年投产，采用EUV技术，将晶体管的每瓦性能将提高约20%；Intel 3将于2023年下半年投产，在生产过程当中会更大量地使用EUV，在每瓦性能上实现约18%的提升；Intel 20A预计将于2024年上半年投产，通过RibbonFET和PowerVia这两项技术在每瓦性能上实现约15%的提升；Intel 18A预计将于2024年下半年投产，在每瓦性能上将实现约10%的提升。

“目前英特尔在Intel 18A和Intel 20A上都取得了不错的进展。”宋继强说。